网表

在电子设计自动化中，网表（英语：netlist），或称连线表，是指用基础的逻辑门来描述数字电路连接情况的描述方式。由于逻辑门阵列有着连线表一样的排列外观，因此称之为“网表”。

网表通常传递了电路连接方面的信息，例如模块的实例、线网以及相关属性。如果需要包含更多的硬件信息，通常会使用硬件描述语言，例如Verilog、VHDL或其他的专用语言来进行描述、验证和仿真。高抽象层次（如寄存器传输级）的硬件描述可以通过逻辑综合转换为低抽象层次（逻辑门级）的电路连线网表，这一步骤目前可以使用自动化工具完成，这也大大降低了设计人员处理超大规模集成电路的繁琐程度。硬件厂商利用上述网表，可以制造具体的专用集成电路或其他电路。一些相对较小的电路也可以在现场可编程逻辑门阵列上实现。

根据不同的分类，网表可以是物理或逻辑的，也可以是基于实例或基于线网的，抑或是平面的或多层次的，等等。